高速串行系统SerDes中前馈均衡器的位置研究（高速串行系统SerDes中前馈均衡器的位置研究）

基于数据转换器的SerDes设计由于其架构灵活性和强大的数字信号处理（DSP）均衡而日益普及。对于基于第一代ADC的RX，由于其各种挑战，大部分注意力集中在高速和高性能ADC的实现上。关于均衡器（如前馈均衡， FFE， feed forward equalization）的最佳位置以实现最佳系统性能业界目前只发布了很少的系统分析和研究成果。

传统上，在混合信号SerDes中，由于其更简单的延迟和增益实现，FFE被置于TX侧。通常，TX侧FFE，即a.k.a.，TX FIR，限于3至5个抽头。然而，TX FFE遭受峰值功率约束，这实际上削弱了输出信号的平均功率。随着数据速率增加到超过25Gbps，背板/铜缆系统中的前置码间干扰（ISI）变得不可忽视。因此，对于功率有效的FFE的需求对于有效地处理前置ISI以及信道脉冲响应中的长尾效应更为重要。 （基本上，TX FFE遵循L1范数系数归一化（ L1-norm coefficient normalization））。

而另一方面，RX FFE不需要L1范数系数归一化，并且不具有与TX FFE相同的峰值功率约束。即使模拟RX FFE由于非线性要求可能受到其他系数约束，前端噪声也会被FFE系数的L2范数放大。此外，数字RX FFE系数可以更容易和最佳地适应，以实现消除信道ISI和减轻系统噪声放大之间的最佳折衷。然而，为了合理的功率和非线性，很难建立覆盖广泛数据速率的真正的模拟FFE。

基于ADC的RX的出现允许系统和电路设计者重新评估TX FFE与RX FFE的选择。本文提供TX和RX FFE之间的理论分析，模拟和实际实现的比较。对于所有示例，使用最小均方（LMS）算法来调整FFE。为简单起见，系统中不包含DFE。然而，由于DFE通常是链路中的最后一个均衡器，并且它不会增加串扰或噪声，因此这种比较是公平的，结论应该为目前面临56G挑战的行业提供重要见解，并且112G很快将面临这些挑战。

此外，本文还将研究TX DAC和RX ADC量化的影响。讨论量化误差的性质并将其进一步纳入现有的分析框架。进行具有变化的噪声，量化和FFE设置的行为模拟以验证见解并得出结论。对于一些用于112G应用的长距离铜通道，执行权衡模拟以找到具有不同数量的FFE抽头和转换器分辨率的最佳解决方案空间。

最后，我们提出了DAC和ADC芯片实现的挑战。在如此苛刻的速度下，数字和模拟电路之间的界限变得模糊，时钟成为一个关键方面。对最先进的工作进行了调查，以提供更好的比较和展示可行性。

两个FFE位置的信噪比分析

对FFE位置的研究越来越受到关注。参考 [1]的工作提出了一个长TX FIR，它可以产生更简单的接收器和更节能的链路。如图1（a）所示，[1]的作者建议将接收器FFE移动到发送器侧会因数字乘法而降低RX FFE功率。

图1

系统仿真显示了图1（b）和1（c）中两种方案之间的性能差异。 TX FFE方案显示具有更大的眼图开度，因此具有更好的系统性能。如图1（b）所示，根据[1]的RX FFE的主要缺点是当需要许多具有小系数的远端抽头来消除由于阻抗不连续和反射引起的残余ISI时的实现成本。

然而，[1]中不清楚的是接收器侧存在一些FFE，其进一步与连续时间线性均衡器（CTLE）一起形成信道。作者实际上建议只将FFE的远端长尾抽头移动到TX侧以处理反射。这一事实促使我们认为具有更加解析性和系统性RX FFE的研究仍然是必要的。

最近的工作，如[2]，已经显示了在112G的长距离应用中PAM4链路架构的系统级可行性。通过对SerDes架构和逼真的噪声和抖动源的合理假设，作者在[2]中得出结论，RX FFE在眼睛张开（眼睛高度和眼睛宽度）方面可以提供比FFE放置在 TX侧时在眼睛开口方面具有更好的性能。这些研究成果总结在图2中。

图2

但是，在[2]中没有详细解释这种现象。 因此，在本文中，我们提供了基于信噪比（SNR）的链路性能裕度的深入分析以及对FFE位置之谜的理论解释。 在本节中，首先开发一个理论框架，以了解FFE在典型链路系统中的位置的影响。 SNR将用作比较性能的指标。 图3显示了在TX或RX侧具有FFE的典型链路系统的简化框图。 在判决反馈均衡器（DFE）的输入处选择SNR比较点，因为它对于两种架构是共同的。 我们使用FFE作为均衡的唯一手段来研究系统性能。 我们假设理想的时序和时钟恢复来限制分析范围，这允许在离散时间（DT）域中进行系统仿真和评估。

图3

系统信噪比的理论分析

在该分析中考虑的非理想性是ISI，由脉冲响应建模，并且在RX输入处具有独立的相同分布（i.i.d.）高斯噪声。 输入噪声源包括终端热噪声，输入参考RX电路噪声和相邻干扰源的串扰。

传统上，FFE位于TX侧，因为它不会增强噪声，更重要的是具有更简单的实现。 但是，由于电源电压限制的最大输出电压摆幅（也称为峰值功率约束），TX FFE系数必须归一化。 因此，对于具有P前标记(pre-cursor)和Q后标记(post-cursor)的均衡器，发送的信号幅度直接通过归一化因子来衰减，该归一化因子表示为：

均衡器系数的L1范数为：

为了这个分析的目的，我们强制FFE的主光标触头系数为1，即：

得到的TX FFE系统的SNR由公式（1）给出，其中下面的式子：

是信道（bump到bump）的冲击响应；而下面的方程：

是均衡信道的主光标除以给定调制M的眼数（例如，对于PAM4，M = 4并且存在M-1 = 3是眼数）；a是给定调制的信号RMS强度（例如，对于PAM4，a = 0.745）。

下面两个参数分别是残余ISI和RX输入噪声的标准偏差：

下面是方程（1）：

方程（1）

相同的分析可以应用于RX侧的FFE系统中。 FFE将以相同的方式均衡信道（假设现在与TX FFE具有相同的系数），但会提高RX输入噪声功率。 具体地，输入噪声功率由FFE系数的L2范数放大，L2范数和FFE系数的表示式分别为：

相应的系统SNR在下面的方程（2）中表示：

方程（2）

使用这两个SNR表达式，可以立即进行比较。 假设使用足够的FFE抽头并且判决点处的残余ISI不是系统中的主要噪声源，则上面的SNR分别简化为等式（3）和（4）：

方程（3）和方程（4）

显而易见的是，感兴趣的架构的SNR仅在由于FFE系数L1或L2范数引起的额外衰减方面不同。 众所周知，对于任何给定的矢量满足下面的关系：

因此RX FFE的系统性能至少与TX FEE的系统性能一样好，如公式（5）所示：

方程（5）

为了验证公式（5）中的不等式，我们考虑用于112Gbps PAM4应用的三个不同信道，如图4所示.28GHz（奈奎斯特频率）的信道损耗分别约为16dB，24dB和33dB。相同的FFE系数被应用于TX和RX FFE中，并且它们被计算为在感兴趣的采样相位（迫零（zero forcing））处消除ISI，给定标记(cursor)抽头前后的数量。下面介绍计算给定通道的SNR以及选定数量的前置光标和后置光标抽头数的步骤：

a、计算迫零FFE的系数。

b、将计算的均衡器系数与DT通道脉冲响应相结合，以获得均衡的脉冲响应。

c、计算残余ISI噪声功率并乘以a。

d、找到FFE系数的L1和L2范数。

e、使用等式（1）和（2）计算具有TX或RX FFE系​​统的SNR。

RX输入噪声强度从0mV扫描到5mV rms。最大TX摆幅保持在 - 400mV。用于该分析的FFE长度是

a）5个前标记(pre-cursor) 15个后标记(post-cursor)触头，

b）10个前标记(pre-cursor) 20个后标记(post-cursor)触头，

c）15个前标记(pre-cursor) 25个后标记(post-cursor)触头。

图5显示了所有三个信道和所考虑的FFE长度的输入噪声量计算的系统SNR。

图4

对于任何信道和FFE长度，我们看到获得的RX FFE系统与TX FFE系统的SNR一样好。由于所研究系统的线性特性，当没有RX输入噪声即：

时，FFE对系统具有相同的影响，无论其位置如何。

但是，当考虑RX输入噪声时，大的差异表现出来。 TX FFE性能比RX FFE恶化快得多。当比较TX和RX FFE时，对于最差情况通道，当方差：

大于2mV时，系统SNR差异可以大于6dB。

对于损耗较大的通道（链路2和链路3），增加FFE长度可显着提高性能。但是，30抽头和40抽头设置之间没有显着差异。链路3是在存在RX输入热噪声的情况下操作的特别困难的通道。结果，TX FFE很难均衡链路3。

我们运行行为瞬态模拟来验证系统SNR方程。 PRBS13数据模式用于模拟时间和足够的数据长度以捕获大部分ISI。图6显示了TX和RX FFE系统的采样眼图示例。我们可以在视觉上得出结论，假设数据级别周围的误差扩散，RX FFE具有更高的系统SNR。通过找出眼图张开和误差扩展的比率来计算确切的SNR值，另外通过用理想数据级别减去输出值来找到误差。

图5

图7显示了使用先前分析结果绘制的行为模拟的系统SNR。 瞬态模拟结果几乎与分析曲线重叠，证明了分析的有效性。 一旦我们对分析框架充满信心，我们就可以在后面的部分中添加更多非理想性。 自适应均衡器性能也可以通过行为模拟来证明。

图6

图7

均衡器适应

将FFE置于RX侧的另一个动机是均衡器适配能力。当在TX侧调整FFE时，需要反向信道，这导致进一步的复杂性和开销。对于不同的芯片供应商而言，这变得更具挑战性。另一方面，RX侧FFE可以提供更强大的系统性能，因为它具有使系数适应PVT引起的系统变化的真实性质。

传统的FFE自适应使用LMS算法，LMS算法是最陡的梯度下降算法，其目标是最小均方误差（MMSE， minimum mean square error）解决方案。 RX自适应的另一个优点是能够在不同噪声源之间找到最佳权衡。此外，讨论由于缺乏适应性而使TX FFE不与最佳FFE系数一起操作的情况更为现实。为了捕获这种效应，将5％的随机误差添加到ZF FFE系数中。这转化为额外的残留ISI，显着降低了系统性能。

图8

图8显示了比较ZF TX FFE，ZF RX FFE和MMSE RX FFE之间性能的仿真框图。为了使图形可视化并更有效地讨论结果，仅考虑链接2（中度损失），因为观察到的趋势对于其他通道应该是相同的。图9显示了针对输入噪声功率的SNR结果。很明显，自适应RX FFE优于具有系数偏移的ZF TX FFE。

图9

在这种特殊情况下，我们特意显示了30抽头设置，其中添加了随机错误，其性能比ZF FFE的另一个20抽头设置更差。这是由于所得的误差30抽头系数不像随机生成的20抽头系数那样有效地消除信道ISI。对于RX自适应FFE，系统仍能够通过更多抽头显示出改进，并且与ZF FFE相比具有显着优势。在RX侧具有适应能力以跟踪任何操作环境和电路变化不仅对于标称系统性能而且对于在各种条件下的稳健性是重要的。

DAC和ADC分辨率实际考虑因素

在本节中，我们将包括更实际的系统构建模块，如DAC和ADC，以了解它们在FFE均衡和系统性能方面的影响和限制。当需要大量FFE抽头时，数字均衡器是更好的选择，因为FFE的混合信号实现受到电路自身寄生效应的严重限制（见第4节）。因此，数据转换器是模拟和数字信号处理之间转换所必需的。

发送器侧使用DAC将数字均衡器输出转换为驱动到通道上的模拟信号。在接收器端使用ADC将通道输出信号转换为数字代码，将由后续DSP进一步处理。对于我们的理论分析，我们假设FFE系数具有比转换器高得多的分辨率。换句话说，我们希望关注转换器的限制及其对系统性能的影响。我们给出了行为仿真结果并得出了结论，特别是关于FFE在转换器存在下的有效性，以及FFE长度和转换器分辨率之间的权衡。

基于DSP的串行链路系统体系结构和建模

图10显示了感兴趣系统的修改框图。在TX FFE之后添加DAC，并且在RX FFE之前放置ADC。

图10

DAC前面有一个量子器，用于限制FFE的输出分辨率。 ADC自然地充当量化器。因此，两种体系结构都包括将多个输入值分成相同输出值的量化器。量化器最重要的非理想之一是有限分辨率，这是我们的简单分析重点。

在无限分辨率FFE系数的情况下，两种架构中的量化器可以具有相同的阶梯形DC传递函数，如图11所示。转换器的分辨率（由位数指定）决定了强度和步长的数量，以及转移曲线。在示例图中，为了清晰起见，使用3位转换器夸大阶梯。可以通过从理想输入中减去量化输出来获得量化误差图。锯齿曲线（中间曲线）显示½步长曲线。我们还可以在应用随机输入时绘制量化误差的直方图。由于数据转换器的固有量化误差被添加到系统中，误码率（BER）将增加。

图11

当转换器的输入足够随机时，量化误差的分布变得均匀，并且不可能回溯确切的输入值。 当此条件为真时，量化误差可被视为来自其他噪声源（ISI，热噪声等）的独立噪声源。 同样重要的是要注意量化噪声的均匀分布使其成为有界噪声，与无界高斯噪声相比，它以完全不同的方式影响系统。 对于本文的范围，基于SNR的分析将继续用作比较系统性能的代理，但我们认识到这些结果不会直接转化为BER，尽管它们强相关。

基于信噪比的系统分析

当我们将转换器简单地建模为具有自己的分布和噪声功率的另一个噪声源时，我们可以应用与本研究前面相同的基于SNR的分析。对于由下面式子界定的均匀分布：

是转换器的LSB大小，标准偏差（因此RMS噪声功率）是：

通过为每个架构找到合适的

这样我们可以将额外的量化噪声合并到等式（3）和（4）中。

对于TX FFE架构，DAC的满量程范围，也称为：

该值是发送​​器允许的最大摆幅。峰值功率约束已应用于数字域，因此DAC的满量程范围

为 400mV，与上一节中使用的值相同。如果DAC有B比特位，则其LSB大小为：

是由于DAC本质上比ADC阶梯的步长少一。然而，由于我们主要处理中等到高分辨率的转换器（例如，> 6比特），因此该术语的影响是最小的。因此，我们将处理DAC和ADC的LSB大小与下面的方程相同：

由于该量化噪声在TX侧，因此它将被信道滤波，就像实际信号一样。因此，由于量化而接收的总噪声乘以信道的L2范数，由下式给出：

方程（6）

因此，TX FFE的最终接收器SNR是：

方程（7）

现在，对于RX FFE架构，ADC的满量程范围是最大通道输出。 通道输出的理论最大值是最大TX摆幅乘以通道的L1范数。 因此，对于具有B位的ADC，LSB大小为：

ADC之后是FFE，这意味着其量化噪声通过FFE滤波器的L2范数放大，如RX输入噪声。 然后由下面的方程给出噪声方差：

RX FFE系统的最终SNR为：

方程（8）

从等式（7）和（8），我们可以看到量化器的位置如何影响系统性能。如果下式是主要的噪声源，那么仍然可以得出与上一节同样的结论：

然而，当量化噪声成为主导时，SNR比较变得不清楚。即使RX FFE具有下式所示整体的优势：

TX FFE架构在量化噪声方面也具有下式所示的优势：

因此，更准确的比较必须考虑相关系统中的信道，量化分辨率和其他噪声源。

仿真模拟结果和讨论

与前面的部分类似，我们首先使用如图12所示的分析公式绘制系统SNR与RX输入噪声。对于本节，仅使用30抽头设置。无限分辨率转换器的结果也作为参考显示。整体趋势和结论与之前的分析保持一致。随着RX输入噪声占主导地位，RX FFE架构仍然明显优于TX FFE。

图12

然而，在低噪声环境中，TX FFE可以提供更好的SNR，这是由于信道滤波的影响，对于低分辨率转换器（B = 6）更为深远。另一方面，当分辨率太低时，系统SNR大大降低，使得整个系统性能不可接受。因此，更真实的量化器分辨率通常等于或大于7位。在这样的设置下，量化器效应几乎可以忽略不计，并且可以像以前一样得出相同的结论。

图13

量化器也在行为模拟中实施，以与分析结果进行比较。图13中仅显示了链路2的结果。同样，瞬态仿真的SNR结果与理论分析的结果相匹配。值得注意的是，对于低分辨率转换器，使用自适应RX FFE的好处减少了，因为总系统噪声主要是量化噪声。

图14

为了从不同的角度可视化性能，在三种不同的RX输入噪声设置下针对量化器分辨率绘制SNR，如图14所示。对于合理的噪声电平（~1-3mV），系统SNR稳定在7到8位左右，RX FFE开始优于TX FFE。链路2的瞬态结果也显示在图15中，并且可以从得到的图中重复类似的结论。

图15

总而言之，通过在系统中添加转换器以在TX和RX侧使用DSP，整体系统性能由于量化噪声而降低。类似于在考虑FFE系数时L1与L2范数效应，量化噪声也看到信道滤波，并且可以在给定感兴趣的信道的情况下计算相应的L1和L2范数放大。带有DAC的TX FFE在转换器分辨率方面有更宽松的要求，但RX输入噪声效应仍占主导地位。为了获得合理的系统SNR和足够的变化余量，需要中等分辨率的转换器，并且TX侧转换器的优势消失。

FFE长度与量化之间的权衡

通过再次研究等式（7）和（8），可以做出一个重要的观察，即当涉及量化噪声时，通过无限地减少ISI，存在递减的回报余量。因此，拥有更多FFE抽头的最小好处可能无法抵消实施付出的代价。

在本节中，我们将使用SNR作为度量来探索FFE长度和量化分辨率之间的权衡，并展示RX和TX FFE在所述权衡中的差异。同样，RX输入噪声也将起到影响最终结果的重要作用。值得注意的是，此类分析取决于通道。虽然仅使用链接2作为示例，但总体趋势和顶级结论将保持正确，而绝对SNR值可能不同。

图16

图16显示了在不同噪声环境下不同量化器分辨率的SNR与FFE抽头数量的关系。黑色曲线用作参考，以显示无限分辨率量化器结果，这与前面部分中的相应曲线相同。当噪声方差 = 0mV时，TX和RX FFE为B=无穷大使用提供相同的系统SNR，仅显示一条虚线曲线。我们看到，当没有RX输入噪声时，TX FFE的性能优于RX FFE，从而为TX FFE提供了优势。对于这个特定的通道，除了稳定的性能提升直到大约15个抽头之外，还有另外一个性能跳跃，大约25个抽头。这意味着特定通道脉冲响应在后标记（post-cursor）的第16位（8个前标记（pre-cursors））处具有大的ISI分量。然而，当量化器只有6位时，性能的这种跳跃并不那么重要。这与我们的直觉一致，即通过增加较低分辨率系统的FFE长度，SNR不再有大的改善。

即使RX输入噪声水平较低，TX FFE的优势也很快消失。对于方差为1mv，7位的RX FFE实际上提供比8位TX FFE更好的SNR性能。由于数据转换器在如此速度下的实施挑战，这具有重要意义（第4节）。当存在大方差时，TX FFE变得完全不可行，并且实际上具有更多抽头会由于峰值功率约束而降低SNR性能。

轮廓图提供了FFE长度和量化器分辨率之间折衷的更好视图。如图17所示，当没有RX输入噪声时，TX和RX FFE提供类似的性能。分辨率越高，抽头越多，效果越好。对于高分辨率量化器（> 8位），仍然存在增加抽头数量的动机，而对于中等到低分辨率量化器（<6位），如果抽头数量增加，则SNR几乎在轮廓图上遵循相同颜色，表明没有显着的性能提升。

有趣的是，对于噪声较大的RX输入环境，TX FFE的等高线图完全改变，而RX FFE保持相对相同。两种架构的整体性能都有所下降，但TX FFE的降级更为严重。另一方面，对于TX FFE，增加抽头数不再有效，实际上实际上会降低性能。峰值性能实际上发生在高分辨率和足够的FFE抽头。对于RX FFE，性能峰值仍位于右上角，但增加7或8位量化器的FFE长度并没有多大好处。

图17

给定感兴趣的通道和RX输入噪声水平，我们可以使用类似于上面示例的等高线图找到FFE长度和量化器分辨率之间的最佳权衡。通常，TX FFE在低噪声设置下可以具有更好的性能，但在其他情况下RX FFE会更好。此外，RX FFE系统性能相对于FFE长度趋于单调增加，而当最大输出信号归一化到满量程范围时，TX FFE进一步受到峰值功率约束的限制。

芯片实施讨论

对于56G及以上的高速链路，系统设计与芯片实现和可实现性更加紧密相关。尽管这种系统的电路设计本身就是一个巨大而重要的领域，但我们仍然可以通过研究顶级挑战和一阶比较得出有意义的结论。在本节中，我们将讨论DAC和ADC各自的设计挑战，并使用最先进的公开文献来估算电路功率，以便在TX和RX FFE架构之间提供更真实的比较。

高速DAC设计面临的挑战

尽管有许多着名的DAC拓扑结构，例如电阻串和R-2R DAC，但电流控制DAC在高速下使用最为广泛。目前，在这种要求苛刻的带宽上的替代品仍然很大程即使对于电流导引DAC，最大的挑战之一是由于高电流水平和许多单元元件的并联连接而在输出节点处的大电容，这会严重限制TX带宽。时钟往往是这类DAC的最大挑战，尤其是高速时钟的分配。高频SNR通常受到抖动和静态定时误差的限制，这通常只能容忍几百fsrms。此外，预驱动器通常必须是时间交错的（2x或4x），这会导致偏差和必须减轻的ISI。

随着速度的提高，数字和模拟电路设计之间不再存在明确的界限。对于这样的所需DAC，数字数据路径设计也变得非常具有挑战性，具有许多级别的时钟和并行性。将系统的这一部分用于支配功率也就不足为奇了。对于更先进的工艺技术，布线和布局寄生已经成为限制设计性能的更具定义性的问题。 DAC往往具有长线，需要复杂的提取工具和许多布局迭代。

此外，有限的S22可能导致远端ISI，这对TX设计来说是一个更明显的问题。因此，复杂的T线圈ESD结构必须与DAC一起设计，这为已经具有挑战性的任务增加了另一个维度。

高速ADC设计面临的挑战

虽然与GHz采样速度的DAC相比，ADC面临着类似的挑战，但已经为构建各种系统的节能ADC进行了更多的研究工作。在所有架构中，闪存ADC是最快的，但由于需要大量的比较器，因此7b分辨率是不切实际的。目前的解决方案依赖于大量时间交错的SAR ADC，其输入和子ADC的正交采样速率高达~1.5 GS / s。逻辑延迟和亚稳态要求使得难以使子ADC更快。由于导线寄生效应占主导地位，技术扩展并没有多大帮助。

大规模时间交错需要大量的缓冲功率。这也是ADC输入电容和布局寄生效应的强大功能。因此，必须管理ADC的输入电容以保持高带宽。在芯片输入端，通过精心设计的ESD结构实现所需的带宽，这通常需要以可靠性为代价。

ADC功率趋向于在切片，交织网络和时钟之间均匀分配。通常，在这种速度范围内，功率趋于与时钟频率的平方成比例地增长，使得在高速下保持功率效率非常困难。

为了利用数字校准来降低功率，已经提出并验证了用于偏移，偏斜和增益校准的不同方法。由于转换器位于RX侧，因此可以更有效地进行背景校准以确保ADC稳健性，就像均衡器可以有效调整一样。此外，如果为每个前端采样器保留单独的存储区，DSP均衡器可以吸收一些偏移。这些均衡器组可以最佳地调整它们各自的系数以提高性能，这是TX FFE难以具有的特性。

DAC和ADC之间的功耗估算

尽管高速DAC的性能受其模拟部分的限制，但时钟和数字往往在现代设计中占主导地位。结果，由于可能包括在系统中的特征和功能的变化，很难估计功率。此外，我们必须考虑相位检测器，内插器等。此外，大多数高速DAC之前已在SiGe BiCMOS工艺中实现，这些工艺速度快但成本高且不像CMOS工艺那样可扩展。

通过观察CMOS工艺中最近的一些高速DAC设计，我们可以使用技术节点缩放来估计最新的功耗。最近最有影响力的出版物之一是[7]，它是65nm CMOS的56GSps 6位DAC。它报告了750mW的功耗，包括测试存储器结构。对于模拟电路，如果设计受热噪声限制，由于kT / C约束，技术缩放并不真正有用。对于数字电路，先进的技术工艺不仅受到互连寄生效应的限制，而且还受到电源电压调节的限制。因此，我们假设相对于晶体管的栅极长度的线性功率缩放（与二次缩放相反）。以[7]为起点，我们估算出16nm的6位DAC的功耗为210mW，采样频率为64GSps。

图18

[8]中报告的设计是使用18GSps 8位DAC的完整发射机。[8]报告的总功耗为144mW（发射器为84mW，时钟为60mW）。如果我们只假设系统的数字电源，我们可以估计如果它以64GSps运行，16nm的总发射机功率为300mW。

另一方面，近年来在ADC中已经表现出更多的研究兴趣，并且可以从诸如[6]的详细调查中推断出明显的趋势。图18显示了测量的ADC的能量效率与其信噪比（SNDR）的关系图。 ADC的有效位数（ENOB）可以通过公式（9）直接从SNDR计算得出。图中的红色圆圈突出显示最近发布的ADC的区域，大约有6到7个ENOB。我们看到功率效率（每转换能量）从1pJ到10pJ不等。

方程（9）

更深入的研究表明，对于使用交错SAR的高速ADC，功率效率接近3mW / GSps（3 pJ）。我们估计64GSps的ADC（占112G应用的设计余量），功率应该在192mW左右。

不同的图显示了类似的估计，如图19所示。用于高速ADC的典型品质因数（FOM）（不完全受噪声限制）是每转换步骤的能量效率，如方程（10）所示。

方程（10）

图19

当针对采样频率绘制该FOM时，我们在对数 - 对数标度上观察它们的线性关系，这表明每当我们想要将转换速度加倍时的代价。红色圆圈突出显示频率区域56G-112G应用所需的内容，并且我们观察到FOM介于50-500 fJ / conv-step之间。在当前技术的前沿使用50fJ的乐观值，假设ENOB为6，我们得出估计约为205mW，采样率为64GSps。

DAC和ADC的功耗估计非常相似，约为200mW至300mW。但是，由于大量的工作和文献调查，我们对ADC估算的一致性更有信心。由于自然模拟电路和布局寄生效应，技术扩展仅为更先进的技术过程提供一阶估计。我们必须承认，这里的DAC功率估计是乐观的。因此，可以得出结论，可以构建ADC以更有效地工作。

总结和未来工作

转换器进一步提升了高速链路的带宽以及强大的DSP功能。对于112G链路的可能实现，需要更高阶的调制（如PAM4），并且需要仔细比较系统架构以构建节能解决方案。在本文中，我们广泛讨论了前馈均衡器的位置及其对系统性能的影响。

将我们感兴趣的链路作为离散时间滤波器并使用采样信噪比作为度量，我们研究了当FFE在TX侧时峰值功率约束的限制，以及当它在RX侧时的噪声增强。

在存在RX输入噪声的情况下，由于TX FFE的输出信号强度减小了FFE系数的L1范数，因此RX FFE明显优于TX FFE。针对系统SNR导出分析表达式，并且运行行为模拟以显示分析的有效性。除了直接的SNR性能优势外，RX FFE还允许在运行时跟踪环境和电路变化。

然后转换器包含在系统模型中。本文讨论了量化并假设它是一个独立的噪声源。对于中到高分辨率DAC和ADC，RX FFE仍然保持其SNR优势，因为输入噪声影响仍然更为深远。此外，当存在转换器时，增加FFE抽头数量的回报率明显减少。轮廓图可用于查找最佳解空间并指定FFE长度和转换器分辨率。使用最新的出版物数据估算DAC和ADC功耗，并推断出下一代工艺技术和速度。

对于未来的工作，可以将判决反馈均衡器（DFE）合并到系统中，以便与FFE一起研究其影响。分析需要扩展到连续时域，因此考虑时序和FFE对抖动的影响。最近还有一些关于模拟FFE的出版物，如[9]。将一些FFE放在ADC前面的系统影响也需要进行全面研究，这也需要对电路实现进行深入研究。

与大多数复杂领域类似，将链路架构和电路设计在一起极为重要。仅仅评估链路性能并指定组件的要求，而不适当地确认硅实现中的困难是不够的。通过了解关键构建模块的性质和设计挑战，我们可以获得有关整体系统性能的有意义的见解，并提供创新的解决方案。

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