cadence如何查看芯片引脚号（对话Cadence数字流程负责人）

芯东西（公众号：aichip001）

作者 | 高歌

编辑 | Panken

芯东西10月20日报道，近日，美国EDA公司Cadence正式交付了Integrity 3D-IC平台。该平台可以让SoC（片上系统）设计和封装团队协同对系统进行优化，还将设计规划、物理实现和系统分析功能集成在单个管理界面中，简化了多种EDA工具的使用。

Cadence称，这是行业中首款完整的高容量3D-IC平台，支持所有3D设计类型，支持早期3D堆叠的电热、功耗和静态时序分析（STA）功能。

今天，Cadence数字与签核事业部产品工程资深群总监刘淼和芯东西等媒体进行了深入探讨，分享了Integrity 3D-IC的研发背景、具体功能和客户对这一平台的评价等。

一、Integrity 3D-IC从系统层面解决3D设计挑战

据刘淼分享，当前摩尔定律正在放缓。为了提升芯片性能，服务器CPU、GPU裸片（Die）尺寸正在逐渐增加，越来越接近光罩极限。

为了提升芯片性能，半导体行业一方面正在继续推进制程演进，另一方面则在不断探索、发展2.5D/3D堆叠、chiplet（芯粒）等先进封装技术。

后摩尔时代行业发展

通过先进封装技术，芯片性能不但能够被显著地提升，也能够为晶圆厂商带来更小的引线、功耗、封装尺寸，提升生产良率，减少芯片生产成本。

但是对设计厂商和封装企业来说，3D-IC会带来很多挑战，比如裸片放置与Bump（凸点）规划、SoC和封装团队各自为战、缺少统一的数据库、系统级裸片连接验证、设计复杂程度上升等。

3D-IC当前的挑战

针对这些行业痛点，Cadence推出了Integrity 3D-IC平台。该平台集成3D设计规划与物理实现、早期3D电热、功耗和静态时序分析功能，实现从系统层面优化功耗、性能和面积目标（PPA）。

借助该平台，SoC和封装设计团队可以对完整系统进行同步优化、协同，在单一界面管理并实现原生3D堆叠。

二、打通数据库，实现物理验证、电源、热仿真全流程管理

刘淼称，Cadence的Integrity 3D-IC平台是其广泛3D-IC解决方案的组成，同时集成了系统、验证及IP功能。

具体来说，该平台支持Palladium Z2和Protium X2进行全系统功耗分析；基于小芯片的PHY IP互联；Virtuoso设计环境和Allegro封装技术的协同设计；集成化的IC签核提取和STA。

事实上，通过Integrity 3D-IC平台，Cadence将自己的Virtuoso设计环境和Allegro封装技术实现了数据库的统一，打通了内部工具互通瓶颈。

Integrity 3D-IC平台统一的数据库

Integrity 3D-IC平台还集成了Sigrity仿真技术、Clarity 3D Transient Solver电磁场求解器及Celsius Thermal Solver热求解器，不仅能够进行系统级连接的3D规划，还可以展现完整的系统级视图和Chiplet到PCB板的映射。

此外，Cadence中国团队提出了Native 3D Partitioning（同构和异构裸片堆叠）方案，能够有效地提升3D堆叠下的PPA。该技术也体现了Cadence中国团队成立15年来积累的技术实力。

在系统级分析和签核流程上，Integrity 3D-IC平台能够进行时序分析、物理验证、电源和热仿真管理等流程。

Integrity 3D-IC早期系统级分析及签核流程

Integrity 3D-IC平台还支持3D静态时序分析Tempus方案。相比2D封装，3D-IC会显著地提升Corners（偏差）数量，加大厂商验证难度和成本。Tempis的快速、自动裸片分析技术（RAID）可以将这一流程压缩至1/10。

其3D exploration流程可以通过用户输入信息将2D设计网表直接生成多个3D堆叠场景，自动选择最优化的3D堆叠配置。

Integrity 3D-IC平台带来的PPA优化

对于Integrity 3D-IC平台带来的系统级PPA优化，比利时微电子研究中心IMEC、光子芯片创企曦智科技和中兴微电子等厂商都表达了自己的看法。

IMEC高级Fellow兼项目总监Eric Beyne称：“根据我们研究团队在多核高性能设计结果，Cadence Integrity 3D-IC平台将存储器集成在逻辑流程，实现了跨芯片（cross-die）设计规划、设计实现和多Die的STA。”

曦智科技创始人兼首席执行官沈亦晨也谈道，Cadence Integrity 3D-IC平台提供了集成了设计实现和早期系统级分析功能的统一数据库方案，包括时序签核和电热分析。它帮助我们使用光学计算技术加速AI设计，实现下一代创新。

中兴微电子封装与测试部研发负责人孙拓北则称，Cadence Integrity 3D-IC平台将优化的中阶层设计实现和系统分析完美集成，使其能够提供满足超大规模计算和5G通信应用的内存带宽需求的设计。

结语：Integrity 3D-IC平台或可有效降低芯片设计成本

随着摩尔定律放缓，先进封装等成为了提升芯片性能的主要工具。对于芯片设计厂商来说，7nm及以下的先进制程和3D堆叠方案对其设计带来了巨大的成本和难度挑战。

本次Cadence的Integrity 3D-IC实现了Cadence各类3D子工具的整合，形成了内部工具系统闭环，减轻了芯片设计厂商的使用难度和成本。这也是EDA行业发展的一大趋势，未来3D设计工具和人工智能设计工具或许也将进一步整合，降低芯片设计成本。