硬件电路初学者（聊不完的各类问题及干货分享）

内部技术交流群

聊天记录第N波

这次又是干货满满的讨论

文末有杜老师送上的惊喜福利哦

01

在调试DCDC电路时是否有遇到输出电感异响（啸叫）的问题

提问网友：请问各位在调试DCDC电路时是否有遇到输出电感异响（啸叫）的问题，尤其是两级DCDC串联起来使用时。

两级分开调时输出是正常的，一串起来一级DCDC 3路输出都不正常了，3.3V输出那路电感叫得厉害。虽然有解决方案，但是想知道原因。

甲：电感啸叫说明开关频率在人耳听见的范围，适当加大开关频率。

乙：有可能是上电电流过大引起的。

提问网友：正常工作的话开关频率在0.25～2MHz，人耳听不到，现在是震荡了，有个200Hz的频率在。

现在暂时定位是上电启动电流大，所以在二级DCDC加了缓启动，才解决问题。

但这个案例还有拓展的地方，我这块板平时调试没出现问题，直到有一次在输入端接了一个3m长的线，这个现象就出来了。

丙：你可以试试，使用不同的输入电源（上电时间不一样的电源），或许也会复现电感啸叫。

你用3m电源线测试用的是之前的电源吗？

提问网友：是同一个电源，接了3m长的线后，5V输入端的波形都受到影响。

丙：启动过快造成的过流是无疑的，那3m的电源线造成的时延应该不到1ns，这是如何触发这个现象的出现的呢？

提问网友：3m电源线的影响应该不是时延，长线有寄生电感，那么3m的线或许可以等效一个电感来评估，在较高的开关频率下有较大的感抗，产生压降，导致一级DCDC输入的5V掉了下来。

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02

BGA的顶层能铺地吗？是否会造成短路？

提问网友：请问BGA的顶层能铺地吗？是否会造成短路？

效果图：

甲：控制好间距是不会短路的，但是既然都已经BGA封装了，估计最少也是4层板了，应该有GND层，所以个人感觉BGA肚子下面铺地意义不大。

提问网友：有单独的地层。

乙：不要铺地，焊接容易虚焊，而且调试换片很麻烦。

丙：仅参考：

乙：GA铺地会影响焊接，铜吸热造成焊接不良。血泪史：

甲：除了负片层，其他走线层都不可以铺地铜哦？

乙：铺铜可以加快PCB生产，减少腐蚀时间，提高产量，视具体项目运用。表层电源铜，你说铺不铺？大面积铺铜降低阻抗，有利于PI，板子铺地铜，降低EMI，板子做通了，就那么几招从芯片上分化出来。

丙：做子卡，面积小点就可以了。

03

3颗DDR4，PCB空间有限，两个背贴，CPU支持fly-by结构，怎么走比较好？

提问网友：大家早上好，请教大佬们：若是3颗DDR4，PCB空间有限，两个背贴，CPU支持fly-by结构，这个怎么走比较好？

甲：两个走T，剩下fly by，怎么节省空间和层数怎么走，成本第一。

提问网友：我们是六层板，那是不是先两个T，就是背贴的两个，最后走到第三个fly-by。

关键是，第三个是ECC颗粒，我们后面可能有的客户不需要此功能会去掉，这样第三个没有，后面的线是不是都算stub？会对前两个颗粒反射大吧？

甲：一个面先布，后面两个在一起后布并同时T布线。反射叠加在第一个情况最厉害，ECC可以克服。

04

8层板，内层1层信号，两层电源，其他都是地层，有什么好的叠层建议。

提问网友：求助贴：8层板，内层1层信号，两层电源，其他都是地层，有什么好的叠层建议。

甲：sgsgvsgs。

乙：那不是随便整电源和地临近就行。

提问网友：我就是担心对称的问题， 有什么好的修改建议吗？

乙：只有一个信号层，为什么要做八层？

提问网友：有两层电源 。

甲：45换一下，或5放3前面。

乙：电源层最好和地层成对，用电源层有一个重要的做用就是能形成层间电容，具有非常良好的去耦效果。

丙：3层信号做8层板子是不是太浪费，s g s v g s六层就可以了。

甲：他要两个电源层，估计是有大电流的需求，比如说100A的的电流的情况。

05

cadence导出dxf，无法到处实际孔的大小，只能到处助焊层，求大神指导

提问网友：cadence导出dxf，无法到处实际孔的大小，只能到处助焊层，求大神指导？

甲：把实际孔的大小，添加到一个不用的层里面 ，就可以导出了。

提问网友：实际孔大小如何换层，那一层表示实际孔的大小。

杜老师：给你推荐一个学习视频：

http://mooc.eda365.com/course/172

（点击文段末左下角“阅读原文”跳转学习）

提问网友：杜老师，orcad_library_builder 软件和 EDA365skil 软件是有冲突，怎么解决？

杜老师：卸掉其中一个。

提问网友：还有其他方法吗？

杜老师：按需手动修改allegro. ilinit文件。

06

D1是不是一直都处于工作状态

提问网友：请教大家，D1是不是一直都处于工作状态？我平时用三极管，没有加过稳压管，和输入输出的电容。

甲：你量一下稳压管的电压不就知道了嘛，看不懂为什么这样设计电路！

提问网友：应该不是3.3V，要不12V就和稳压管构成回路了吧，输入不就是3.3V，管子就导通了吧？电容是滤高频干扰的吧？

乙：io哪来的高频？这个电路感觉io口没啥用啊。

提问网友：这个是12V的电压，用一个三极管转成3.3V输入给单片机吧，是IO口的保护器件，但不能完全理解是如何保护的。

基础不过关，彻底迷糊了，这位朋友的解释，我觉得应该是不对的吧，希望各位帮忙解惑。

丙：你可以试试，使用不同的输入电源（上电时间不一样的电源），或许也会复现电感啸叫。

乙：隔直电容在哪里？稳压管就是到达击穿电压开始工作的啊！而且用了一级三极管，输入信号和输出信号反向的，要注意一下翻转，直接用NMOS管电平转换不就好了，电路也简单。

提问网友：收到，谢谢，这个稳压管会不会是防雷击的续流呢，有高频的高压干扰，通过电容到稳压管构成回路，对大电压还有钳位功能？这是汽车电子的IO处理，我处理民用产品，没有这么细致。

乙：这个没有防雷功能，汽车电子不需要防雷，防浪涌倒是有。这个是普通的板内信号电平转换设计，不是说不可以，只是告诉你信号到三极管C极出来会反向，注意一下就好，如果是对外IO口，接口处放TVS管防浪涌就好。

提问网友：收到，谢谢！

07

MIPI 屏，4LAN的时钟是多少？

提问网友：请问群里的朋友，MIPI 屏，4LAN的时钟是多少？（1280x800）

甲：算出data rate然后除以2就是clk了

提问网友：四通道也是除以2吗？

甲：CLK跟几通道没关，只看是单边采样还是双边采样，双边采样就是除以二。

乙：有关系吧 那个data rate是所有通道的总数据数率，有除了通道数 所以无关了。

甲：除以4了已经，Moping dsi也分几种的，看转换前的数据格式，有YUV的，RGB等等。

提问网友：有点不好理解。

甲：这个找你们软件要一下参数。

提问网友：另一个也是时钟频率的问题，DDR3的手册可以工作在1600M，实际配置只最高用到552M，启动360M，播放VEDIO又是240M。

甲：1600M一般是理论值，实际应用有应该达不到，根据实际调整的。

提问网友：属于降频吗，CPU性能没有这么高码，这样DDR3会不会浪费？

甲：一般都是都这么用的，你要把速率跑上去也可以啊，只是功耗要高些，有些LAYOUT不好的也跑不到那么高，而且过EMC，降频是常用的手段。

提问网友：嗯嗯，现在在做EMC整改，要把这些频率筛一遍，看看是哪个部分引起的。

08

高通IPQ4019平台的校准出问题了，怎么解决？

提问网友：群里面有人做过高通IPQ4019平台的吗？校准出问题了，求救！

甲：啥问题？接受？

提问网友：5G校准到5330信道就停掉了。

甲：手动测量的时候，频偏和功率正常吗？调一下晶体的负载电容，或者换一下晶体。

提问网友：频偏好的，晶体都校准过了，就搞不懂为何低信道过了 高信道中信道就不行。

汪老师：输出功率了？

提问网友：嗯，不是有LOG嘛，就是中高信道不行。

汪老师：输出功率不够，或者是校准时预设的增益不够。

提问网友：我把线损补偿跟目标功率一样了，一样是到5330就停掉了，感觉很诡异，汪老师，您做过ipq4019平台吗？

汪老师：我做过终端Rf，熟悉终端的校准和测试。你多查一下其他信道在gain19时，对应的输出功率，在手工模式下：看一下，gain19时，对应输出的功能模板。

提问网友：高通的校准很坑的，可能很多都是设置的问题。

汪老师：是的。

提问网友：有些还有boarddata的问题，Boarddata您也做过吧？

汪老师：也有可能是研发置数的问题，它的思路和原则都是一样的。

提问网友：我们搞高通WIFI都找不到技术支持的。

汪老师：把握基本原则，手工调试，且数据跳动不大的情景下，可以放心地去找高通软件小bug，校准不过，是终端输出不符合软件的门限，导致不过，手工调试可以随便你去折腾和置数。

提问网友：都是0201的器件，你说的折腾很难实现？

汪老师：我以前的工作方式，都是先完成手工调试，这个是基础，才能顺利的做下一步的。可以和软件人员配合的， 总之，硬件调试是基础。0201的器件调试是个苦差事。

提问网友：是的，动不动就掉干扰，debug不好。

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